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IC-EMC量測技術與電磁模型分析

研究動機
近年來隨著雲端計算、穿戴式應用與半導體產業高度積體化與微型化的結果,電子零件的速度與效能不斷往上提升,而且行動通訊裝置在產品微型化而功能增強化的趨勢下,許多非意圖發射之半導體元件擺放在狹小的空間導致相互干擾,進而影響置系統層面之收發性能;而且隨著半導體製程進入奈米領域後,電磁暫態雜訊(如ESD、EFT、EOS)等問題也更形嚴峻,而不再像以往只是元件可靠度的問題分析方式。電子設備與元件的多樣化、小型化、整合化和高速化趨勢愈發明顯,應用愈發普及,安裝密集程度亦越來越高,隨之帶來的一個不爭事實是層出不窮的、防不勝防的電磁相容性(EMC)問題及其惡劣影響。由於積體電路(IC)已成為電子模組與系統之整體電磁干擾能量的重要來源,同樣也是因干擾而導致性能失效的根因,故未來無可置疑地必須往晶片層級解決EMC的問題。為了達到這樣的目的,我們必須事先建立IC-EMC的行為特性模型,藉由使用IEC61967系列的量測方法來建立EMI 輻射雜訊的模型、IEC62132系列與IEC 62215系列的測試方法來驗證晶片層級的電磁雜訊耐受度,藉由發展及驗證IC的EM等效電路模型,進而協助產業界由系統層面之EMC要求建立IC層級之EMC性能位準與查驗流程。

研究目標
配合電子組裝系統之性能與EMC規格、完整之IC-EMC之規範要求,透過IC-EMC之量測技術與模擬分析,對各種IC之Layout 設計與構裝中之電磁雜訊耦合問題,建立如下核心技術並相互結合應用,以有效設計具良好EMI特性的IC,從源頭解決系統EMC的設計問題。

研究方向
1. 信號及電源完整性對EMC的效應分析及設計
IC內部Interconnect的電磁效應對信號及電源的傳輸造成許多影響,甚至導致EMC的問題。分析電源雜訊與信號佈線的耦合機制、雜訊耦合的IC-EMC效應、以及如何設計IC內部Interconnect以有效降低雜訊耦合,如何規劃Floor-Plan以提升其EMC特性等均為重要研究方向。
2. IC-EMC量測研究與模型建立研究量測技術
高速數位IC易造成顯著之電磁雜訊干擾,我們將利用電磁軟體分析模擬與實驗量測的結果,建立及驗證IC積體電路的電磁等效模型,藉由事先對IC作IC-EMC量測、接著以電子自動化設計(EDA: Electronic Design Automation)軟體作模擬與分析,進而建立IC之電磁行為模型,以便提供IC設計EDA軟體,在設計階段即可進行IC電磁行為模型連結,因此在設計階段即對EMC作驗證模擬,使通過EMC驗證之產品在IC製造完成後即能符合EMC的規定。
3. 從系統要求建立IC雜訊預算表
利用量測電磁干擾設備得到干擾功率,將其對應到待測元件的雜訊頻率及位準,以及藉由近場電磁掃描平台所量測的結果來推測出待測元件的輻射場型相關性,進而獲得待測元件之雜訊位置關聯,以最佳化待測物與無線通訊天線及射頻模組之擺放位置,此研究結果可初步建立筆記型電腦或行動通訊載台內各零組件之Noise Budget。
4. 暫態電磁雜訊之破壞性分析與解決對策
有別於傳統IC層級的ESD測試係於未通電情況下進行之可靠度測試,隨著IC高度積體化製程與應用環境的要求,IEC 62215提供IC於正常通電操作下之暫態雜訊耐受度測試方法,藉由晶面與模組層級之模擬分析與測試驗證,可進一步了解雜訊能量擴散與傳遞之路徑,進而透過系統性的分析與抑制元件應用,可有效解決可能之EOS問題。
5. 國際標準制定
以量測技術與模擬驗證分析為基礎,結合台灣半導體業界資源,未來更將進一步與國際研究機構夥伴(如法國INSA)更密切結合,積極參與IC-EMC標準制定並提案,以掌握市場先機。