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系統構裝與3DIC

研究動機
隨著半導體製程受到電子及材料的物理極限,莫爾定律將面臨瓶頸,藉由已成熟的系統構裝(SiP)或極具未來性的三維積體電路構裝系統(3D-IC)的實現,電子系統能在有限面積的考量之下整合更多功能與提升其效能規格。然而,在此高密度的三維整合中,電磁雜訊問題將為決定系統效能及穩定度的重要關鍵。圖一為一常見之三維構裝系統,藉由堆疊方式整合數位電路、微機電系統與射頻電路等,當數位電路產生電源雜訊時,雜訊將藉由共用的電源分布網路(PDN)耦合或是以輻射干擾的方式影響易受干擾的射頻電路,並向周圍環境產生寬頻輻射能量降低整體系統效能。如何評估量測雜訊干擾程度以及有效達成雜訊防治,為相關產學界所關心的焦點。

研究目標
對前瞻SiP及3D-IC構裝中之電磁雜訊耦合問題,建立如下四大核心技術並相互結合,以有效設計高效能及穩定的下一世代構裝系統。

研究方向
1. 信號及電源完整性分析及設計
晶圓級封裝(Wafer level packaging)或穿矽貫孔(TSV)技術皆為3D-IC中能達成電路三維化的要角,但晶圓級封裝之佈線層與穿矽貫孔都會對信號及電源的傳輸同時造成許多影響。準確的建立3D-IC中信號與PDN的等效電路模型、分析信號間與電源雜訊的耦合機制、雜訊耦合對各個積體電路的影響、以及如何設計佈線以有效降低雜訊耦合、與如何設計補償電路以提升信號品質等均為重要研究方向。
2. 電磁遮蔽量測技術
高密度3D-IC易造成顯著之電磁雜訊干擾,亟需使用屏蔽技術加以抑制。傳統量測方法難以準確評估實際屏蔽效能,因此將研究利用先進天線技術包含寬頻帶晶片探針/天線設計、微小化壓控自振式主動天線及天線去耦合網路之晶片設計,進行量測技術之改良研究,提升混附輻射之量測準確度,冀以提供屏蔽技術之良好驗測方法。
3. 電磁模擬及分析方法
3D-IC中經常同時具備微小及大型結構,數量級可從微米等級至數毫米等級,如何正確且有效率的計算及預測3D-IC的電磁雜訊行為一關鍵技術。因此數值模擬演算法需針對取樣格點進行改良,以取得計算量與準確度的平衡。也將視實際計算結果整理出可以化簡的參數,可減少計算量以改善效率,建立起一套高效率的3D-IC模擬機制及程式。
4. 晶片級近場量測技術
高解析度及高靈敏度近場探針能在3D-IC電路表面量測磁場以作為量測電磁輻射的重要工具。磁場探針的設計需要有良好的探針屏蔽效應,以免耦合到同一個構裝中其他電路的輻射訊號,此外,提出探針陣列的設計以期達成縮短量測時間亦為重要研究方向。